Õppeaine eesmärk on:
- selgitada modelleerimise ja verifitseerimise põhimõtteid ning vajalikkust;
- anda põhjalik ülevaade digitaalsüsteemide modelleerimise ja verifitseerimise meetoditest ning vahenditest;
- anda põhjalik ülevaade modelleerimis- ja verifitseerimiskeeltest SystemC, SystemVerilog, VHDL ja PSL ning nende iseärasustest;
- õpetada erinevate modelleerimis- ja verifitseerimiskeelte kasutamist erinevatel abstraktsioonitasemetel ja disainietappidel;
- õpetada tööstuslike modelleerimis- ja verifitseerimisvahendite kasutamist.

The aim of this course is to:
- explain the basic principles of modeling and verification, and to provide motivation;
- give thorough overview about methods and tools of digital systems modeling and verification;
- give thorough overview about modeling and verification languages SystemC, SystemVerilog, VHDL and PSL, and about their features;
- teach how to use different modeling and verification languages at various design and abstraction levels;
- teach how to use commercial modeling and verification tools.

Õppeaine edukalt läbinud üliõpilane:
- oskab luua digitaalsüsteemide mudeleid erinevatel abstraktsioonitasemetel kasutades keeli SystemC, SystemVerilog, VHDL ja PSL;
- rakendab erinevaid koodikatte mõõte ning kirjutab väiteid staatilise ja dünaamilise kontrolli tarvis;
- rakendab ekvivalentsuskontrolli digitaalsüsteemidele;
- kasutab vähemalt üht tööstuslikku modelleerimis- ja verifitseerimispaketti.

After successfully completing the course, the student:
- can create models of digital systems at various abstraction levels using SystemC, SystemVerilog, VHDL and PSL;
- applies different code coverage metrics in simulation-based verification and can write assertions in static and dynamic verification;
- applies equivalence-checking in digital systems verification;
- uses at least one commercial modeling and verification tool.

Digitaalsüsteemide modelleerimise ja verifitseerimise alused. Ekvivalentsuskontroll, mudelikontroll, simuleerimine. Verifitseerimismeetodid, simuleerimine versus formaalne verifitseerimine, koodikate, sünteesitavus. Modelleerimis- ja verifitseerimiskeeled - SystemC, SystemVerilog, VHDL, PSL. Kodeerimine verifitseeritavust silmas pidades, probleemid nende keeltega.

Basics of digital systems modeling and verification. Equivalence-checking, model-checking, simulation. Verification methods, simulation versus formal verification, code coverage, synthesizability. Modeling and verification languages - SystemC, SystemVerilog, VHDL, PSL. Coding for verification, problems with those languages.

Teadmiste kontroll toimub suulisel eksamil. Üliõpilasel peab eksamile pääsemiseks olema sooritatud ja kaitstud ette antud modelleerimis- ja verifitseerimisülesanded. Eksamil vastab üliõpilane kolmele teoreetilisele küsimusele kogu kursuse temaatika piires.

The course ends with an oral exam. Before the exam, given modeling and verification tasks must be solved and reports accepted. On the exam, the student must answer to three questions about all topics of the course.

Iseseisev töö seisneb teoreetiliste materjalide läbitöötamises ja praktikumideks valmistumises. Töö maht statsionaarses õppes - ca 90 tundi.

The independent work consist of studying theoretical materials and preparing to practical classes. The amount of work is ca 90 hours.

Dirk Jansen et al. (editors). The electronic design automation handbook. Kluwer Academic Publisher.
William K. Lam, Hardware Design Verification: Simulation and Formal Method-Based Approaches, Prentice Hall PTR.

-